隨著電子行業(yè)的不斷發(fā)展，智能化產(chǎn)品越來越多，對靜電防護要求也是越來越高了，但怎樣才能做到可靠而又有科學的靜電防護呢？從何下手？先來談靜電放電(ESD: Electrostatic Discharge)是什么？這應該是造成所有電子元器件或集成電路系統(tǒng)過度電應力破壞的主要元兇。因為靜電通常瞬間電壓非常高(>幾千伏)，所以這種損傷是毀滅性和長久性的，會造成電路直接燒毀。所以預防靜電損傷是所有IC設(shè)計和制造的頭號難題。

    靜電是怎么來的？，通常都是人為產(chǎn)生的，如生產(chǎn)、組裝、測試、存放、搬運等過程中都有可能使得靜電累積在人體、儀器或設(shè)備中，甚至元器件本身也會累積靜電，當人們在不知情的情況下使這些帶電的物體接觸就會形成放電路徑，瞬間使得電子元件或系統(tǒng)遭到靜電放電的損壞(這就是為什么以前修電腦都必須要配戴靜電環(huán)托在工作桌上，防止人體的靜電損傷芯片)，如同云層中儲存的電荷瞬間擊穿云層產(chǎn)生劇烈的閃電，會把大地劈開一樣，而且通常都是在雨天來臨之際，因為空氣濕度大易形成導電通到。

案例圖：

那么，如何防止靜電放電損傷呢？首先當然改變壞境從源頭減少靜電(比如減少摩擦、少穿羊毛類毛衣、控制空氣溫濕度等)，當然這不是我們今天討論的重點。

我們今天要討論的時候如何在電路里面涉及保護電路，當外界有靜電的時候我們的電子元器件或系統(tǒng)能夠自我保護避免被靜電損壞(其實就是安裝一個避雷針)。這也是很多IC設(shè)計和制造業(yè)者的頭號難題，很多公司有專門設(shè)計ESD的團隊，今天我就和大家從基本的理論講起逐步講解ESD保護的原理及注意點，你會發(fā)現(xiàn)前面講的PN結(jié)/二極管、三極管、MOS管、snap-back全都用上了。

二極管理論有一個特性：正向?qū)ǚ聪蚪刂梗曳雌妷豪^續(xù)增加會發(fā)生雪崩擊穿而導通，我們稱之為鉗位二極管(Clamp)。這正是我們設(shè)計靜電保護所需要的理論基礎(chǔ)，我們就是利用這個反向截止特性讓這個旁路在正常工作時處于斷開狀態(tài)，而外界有靜電的時候這個旁路二極管發(fā)生雪崩擊穿而形成旁路通路保護了內(nèi)部電路或者柵極(是不是類似家里水槽有個溢水口，防止水龍頭忘關(guān)了導致整個衛(wèi)生間水災)。

那么問題來了，這個擊穿了這個保護電路是不是就徹底死了？難道是一次性的？答案當然不是。PN結(jié)的擊穿分兩種，分別是電擊穿和熱擊穿，電擊穿指的是雪崩擊穿(低濃度)和齊納擊穿(高濃度)，而這個電擊穿主要是載流子碰撞電離產(chǎn)生新的電子-空穴對(electron-hole)，所以它是可恢復的。但是熱擊穿是不可恢復的，因為熱量聚集導致硅(Si)被熔融燒毀了。所以我們需要控制在導通的瞬間控制電流，一般會在保護二極管再串聯(lián)一個高電阻

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據(jù)靜電的產(chǎn)生方式以及對電路的損傷模式不同通常分為四種測試方式：人體放電模式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場感應模式(FIM: Field-Induced Model)，但是業(yè)界通常使用前兩種模式來測試(HBM, MM)

一、人體放電模式(HBM)：當然就是人體摩擦產(chǎn)生了電荷突然碰到芯片釋放的電荷導致芯片燒毀擊穿，秋天和別人觸碰經(jīng)常觸電就是這個原因。業(yè)界對HBM的ESD標準也有跡可循(MIL-STD-883C method 3015.7，等效人體電容為100pF，等效人體電阻為1.5Kohm)，或者國際電子工業(yè)標準(EIA/JESD22-A114-A)也有規(guī)定，看你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它規(guī)定小于<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。

二、機器放電模式(MM)：當然就是機器(如robot)移動產(chǎn)生的靜電觸碰芯片時由pin腳釋放，次標準為EIAJ-IC-121 method 20(或者標準EIA/JESD22-A115-A)，等效機器電阻為0 (因為金屬)，電容依舊為100pF。由于機器是金屬且電阻為0，所以放電時間很短，幾乎是ms或者us之間。但是更重要的問題是，由于等效電阻為0，所以電流很大，所以即使是200V的MM放電也比2kV的HBM放電的危害大。而且機器本身由于有很多導線互相會產(chǎn)生耦合作用，所以電流會隨時間變化而干擾變化。

ESD的測試方法類似FAB里面的GOI測試，指定pin之后先給他一個ESD電壓，持續(xù)一段時間后，然后再回來測試電性看看是否損壞，沒問題再去加一個step的ESD電壓再持續(xù)一段時間，再測電性，如此反復直至擊穿，此時的擊穿電壓為ESD擊穿的臨界電壓(ESD failure threshold Voltage)。通常我們都是給電路打三次電壓(3 zaps)，為了降低測試周期，通常起始電壓用標準電壓的70% ESD threshold，每個step可以根據(jù)需要自己調(diào)整50V或者100V。

(1). Stress number = 3 Zaps. (5 Zaps, the worst case)(2). Stress stepΔVESD = 50V(100V) for VZAP <=1000V

ΔVESD = 100V(250V, 500V) for VZAP > 1000V(3). Starting VZAP = 70% of averaged ESD failure threshold (VESD)

另外，因為每個chip的pin腳很多，你是一個個pin測試還是組合pin測試，所以會分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸出端)、Analog-pin。

1. I/O pins：就是分別對input-pin和output-pin做ESD測試，而且電荷有正負之分，所以有四種組合：input+正電荷、input+負電荷、output+正電荷、output+負電荷。測試input時候，則output和其他pin全部浮接(floating)，反之亦然。

2. pin-to-pin測試: 靜電放電發(fā)生在pin-to-pin之間形成回路，但是如果要每每兩個腳測試組合太多，因為任何的I/O給電壓之后如果要對整個電路產(chǎn)生影響一定是先經(jīng)過VDD/Vss才能對整個電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但是輸入和輸出同時浮接(Floating)。

3、Vdd-Vss之間靜電放電：只需要把Vdd和Vss接起來，所有的I/O全部浮接(floating)，這樣給靜電讓他穿過Vdd與Vss之間。

4、Analog-pin放電測試：因為模擬電路很多差分比對(Differential Pair)或者運算放大器(OP AMP)都是有兩個輸入端的，防止一個損壞導致差分比對或運算失效，所以需要單獨做ESD測試，當然就是只針對這兩個pin，其他pin全部浮接(floating)。

好了，ESD的原理和測試部分就講到這里了，下面接著講Process和設(shè)計上的factor

隨著摩爾定律的進一步縮小，器件尺寸越來越小，結(jié)深越來越淺，GOX越來越薄，所以靜電擊穿越來越容易，而且在Advance制程里面，Silicide引入也會讓靜電擊穿變得更加尖銳，所以幾乎所有的芯片設(shè)計都要克服靜電擊穿問題。

靜電放電保護可以從FAB端的Process解決，也可以從IC設(shè)計端的Layout來設(shè)計，所以你會看到Prcess有一個ESD的option layer，或者Design rule里面有ESD的設(shè)計規(guī)則可供客戶選擇等等。當然有些客戶也會自己根據(jù)SPICE model的電性通過layout來設(shè)計ESD。

1、制程上的ESD：要么改變PN結(jié)，要么改變PN結(jié)的負載電阻，而改變PN結(jié)只能靠ESD_IMP了，而改變與PN結(jié)的負載電阻，就是用non-silicide或者串聯(lián)電阻的方法了。

1) Source/Drain的ESD implant：因為我們的LDD結(jié)構(gòu)在gate poly兩邊很容易形成兩個淺結(jié)，而這個淺結(jié)的尖角電場比較集中，而且因為是淺結(jié)，所以它與Gate比較近，所以受Gate的末端電場影響比較大，所以這樣的LDD尖角在耐ESD放電的能力是比較差的(<1kV)，所以如果這樣的Device用在I/O端口，很容造成ESD損傷。所以根據(jù)這個理論，我們需要一個單獨的器件沒有LDD，但是需要另外一道ESD implant，打一個比較深的N+_S/D，這樣就可以讓那個尖角變圓而且離表面很遠，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的話這個額外的MOS的Gate就必須很長防止穿通(punchthrough)，而且因為器件不一樣了，所以需要單獨提取器件的SPICE Model。

2) 接觸孔(contact)的ESD implant：在LDD器件的N+漏極的孔下面打一個P+的硼，而且深度要超過N+漏極(drain)的深度，這樣就可以讓原來Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖角發(fā)生擊穿之前先從Drain擊穿導走從而保護Drain和Gate的擊穿。所以這樣的設(shè)計能夠保持器件尺寸不變，且MOS結(jié)構(gòu)沒有改變，故不需要重新提取SPICE model。當然這種智能用于non-silicide制程，否則contact你也打不進去implant。

3) SAB (SAlicide Block)：一般我們?yōu)榱私档蚆OS的互連電容，我們會使用silicide/SAlicide制程，但是這樣器件如果工作在輸出端，我們的器件負載電阻變低，外界ESD電壓將會全部加載在LDD和Gate結(jié)構(gòu)之間很容易擊穿損傷，所以在輸出級的MOS的Silicide/Salicide我們通常會用SAB(SAlicide Block)光罩擋住RPO，不要形成silicide，增加一個photo layer成本增加，但是ESD電壓可以從1kV提高到4kV。

4)串聯(lián)電阻法：這種方法不用增加光罩，應該是較為省錢的了，原理有點類似弟三種(SAB)增加電阻法，我就故意給他串聯(lián)一個電阻(比如Rs_NW，或者HiR，等)，這樣也達到了SAB的方法。

2、設(shè)計上的ESD：這就完全靠設(shè)計者的功夫了，有些公司在設(shè)計規(guī)則就已經(jīng)提供給客戶solution了，客戶只要照著畫就行了，有些沒有的則只能靠客戶自己的designer了，很多設(shè)計規(guī)則都是寫著這個只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain結(jié)在I/O端承受ESD的浪涌(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)，PMOS稱之為GDPMOS (Gate-to-Drain PMOS)。

以NMOS為例，原理都是Gate關(guān)閉狀態(tài)，Source/Bulk的PN結(jié)本來是短接0偏的，當I/O端有大電壓時，則Drain/Bulk PN結(jié)雪崩擊穿，瞬間bulk有大電流與襯底電阻形成壓差導致Bulk/Source的PN正偏，所以這個MOS的寄生橫向NPN管進入放大區(qū)(發(fā)射結(jié)正偏,集電結(jié)反偏)，所以呈現(xiàn)Snap-Back特性，起到保護作用。PMOS同理推導。

這個原理看起來簡單，但是設(shè)計的精髓(know-how)是什么？怎么觸發(fā)BJT？怎么維持Snap-back？怎么撐到HBM>2KV or 4KV？

如何觸發(fā)？必須有足夠大的襯底電流，所以后來發(fā)展到了現(xiàn)在普遍采用的多指交叉并聯(lián)結(jié)構(gòu)(multi-finger)。但是這種結(jié)構(gòu)主要技術(shù)問題是基區(qū)寬度增加，放大系數(shù)減小，所以Snap-back不容易開啟。而且隨著finger數(shù)量增多，會導致每個finger之間的均勻開啟變得很困難，這也是ESD設(shè)計的瓶頸所。

如果要改變這種問題，大概有兩種做法(因為triger的是電壓，改善電壓要么是電阻要么是電流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成一個高阻的non-Silicide區(qū)域，使得漏極方塊電阻增大，而使得ESD電流分布更均勻，從而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，類似上面的接觸孔P+ ESD imp)，在N+Drain下面打一個P+，降低Drain的雪崩擊穿電壓，更早有比較多的雪崩擊穿電流。

對于Snap-back的ESD有兩個小小的常識要跟大家分享一下：

1)NMOS我們通常都能看到比較好的Snap-back特性，但是實際上PMOS很難有snap-back特性，而且PMOS耐ESD的特性普遍比NMOS好，這個道理同HCI效應，主要是因為NMOS擊穿時候產(chǎn)生的是電子，遷移率很大，所以Isub很大容易使得Bulk/Source正向?qū)?，但是PMOS就難咯。

2) Trigger電壓/Hold電壓: Trigger電壓當然就是之前將的snap-back的首要個拐點(Knee-point)，寄生BJT的擊穿電壓，而且要介于BVCEO與BVCBO之間。而Hold電壓就是要維持Snap-back持續(xù)ON，但是又不能進入柵鎖(Latch-up)狀態(tài)，否則就進入二次擊穿(熱擊穿)而損壞了。還有個概念就是二次擊穿電流，就是進入Latch-up之后I^2*R熱量驟增導致硅融化了，而這個就是要限流，可以通過控制W/L，或者增加一個限流高阻，較為簡單常用的方法是拉大Drain的距離/拉大SAB的距離(ESD rule的普遍做法)。

3、柵極耦合(Gate-Couple) ESD技術(shù)：我們剛剛講過，Multi-finger的ESD設(shè)計的瓶頸是開啟的均勻性，假設(shè)有10只finger，而在ESD 放電發(fā)生時，這10 支finger 并不一定會同時導通(一般是因Breakdown 而導通)，常見到只有2-3 支finger會先導通，這是因布局上無法使每finger的相對位置及拉線方向完全相同所致，這2~3 支finger 一導通，ESD電流便集中流向這2~3支的finger，而其它的finger 仍是保持關(guān)閉的，所以其ESD 防護能力等效于只有2~3 支finger的防護能力，而非10 支finger 的防護能力。

這也就是為何組件尺寸已經(jīng)做得很大，但ESD 防護能力并未如預期般地上升的主要原因，增打面積未能預期帶來ESD增強，怎么辦？其實很簡單，就是要降低Vt1(Trigger電壓)，我們通過柵極增加電壓的方式，讓襯底先開啟代替擊穿而提前導通產(chǎn)生襯底電流，這時候就能夠讓其他finger也一起開啟進入導通狀態(tài)，讓每個finger都來承受ESD電流，真正發(fā)揮大面積的ESD作用。

但是這種GCNMOS的ESD設(shè)計有個缺點是溝道開啟了產(chǎn)生了電流容易造成柵氧擊穿，所以他不見的是一種很好的ESD設(shè)計方案，而且有源區(qū)越小則柵壓的影響越大，而有源區(qū)越大則snap-back越難開啟，所以很難把握。

4、還有一種復雜的ESD保護電路: 可控硅晶閘管(SCR: Silicon Controlled Rectifier)，它就是我們之前講過的CMOS寄生的PNPN結(jié)構(gòu)觸發(fā)產(chǎn)生Snap-Back并且Latch-up，通過ON/OFF實現(xiàn)對電路的保護，大家可以回顧一下，只要把上一篇里面那些抑制LATCH-up的factor想法讓其發(fā)生就可以了，不過只能適用于Layout，不能適用于Process，否則Latch-up又要fail了。

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